O die do zen2 não anda à volta dos 70mm²? Com o aumento de densidade dos 5nm esse cpu deve ter um aumento considerável no nº de transistores. Espero q se reflita no aumento de desempenho.
Por acaso fui ver a comparação de densidade entre os 7 nm da TSMC e os seus 5 nm.
TSMC started its
risk production of the 5-nanometer,
N5, node in March 2019. The process ramped in April 2020. The N5 process is a
full node successor to the company's
N7 node,
featuring 1.84x improvement in logic density.
https://en.wikichip.org/wiki/5_nm_lithography_process
Ora, numa conta muito por cima, estes 80 mm2 a 5 nm, seria equivalente a +/- 147 mm2 a 7 nm. Aquele valor de 1,84x é capaz de ser o melhor caso e se calhar apenas com SRAM ou algo assim, por isso, isto são contas de "merceeiro".
Mas ok, é um valor a rondar o que a AMD tem no "Renoir" a 7 nm.
die do zen2 é 74mm2, portanto um pequeno aumento.
@Nemesis11, aumentar as caches? não me pareça que precise, afinal já terás single CCD de 8C com 32 MB partilhado.
Se mantiverem a estrutura que têm agora e se aumentaram o número de cores num chiplet, é muito provável que também aumentem a L3, pelo menos.
Ainda agora, no mesmo processo de fabrico, num "Tock" da Intel, eles vão reformular completamente as caches do Tiger Lake e a L2 vai ter um aumento de 2,25x e a L3 em 1,5x, em relação ao Ice Lake. O Tiger Lake vai ter uma massivos 1,25 MB de L2 por core.
Por isso, acho que seria perfeitamente normal que a AMD mexesse nas caches ao passar de 7 nm para 5 nm.
Não esquecer que este Zen 4 deve suportar AVX512. Isso vai ocupar área.